2011年7月1日付で東芝 セミコンダクター社とストレージプロダクツ社は統合し、株式会社東芝 セミコンダクター＆ストレージ社になりました。このページは、半導体製品の信頼性情報について説明しています。
故障メカニズム
[2011年4月現在]
システムLSIの市場不良モードと信頼性向上
テストカバレッジ
SoC (System on Chip) の故障には様々なモデルがあります。代表的な故障モデルとしては、回路の入力状態に関係なく、常に論理的に0または1に固定されたように振舞う縮退故障があります。回路中の故障を検出する際にテストパターンの有効性を確認するためには、一般的に故障シミュレーションが使用されています。例えば、故障のあるノードが0縮退故障であったと仮定します。そのノードを1にするパターンを入力し、出力された値を正常な回路と比較したとき、一致しなければ検出可能といえ、一致していれば、そのパターンでは検出不可能ということになります。このように、故障シミュレーションは回路中のあるノードに故障を仮定した場合、それがテストパターンで検出可能かどうかを、想定される故障箇所数だけ繰り返しテストプログラムの完全性を確認する方法です。また回路中で仮定された故障数に対する、検出可能な故障数の割合をテストカバレージといいます。
縮退故障については、SoCの大規模化に伴い、従来のファンクションテストのみで高い故障検出率を達成することは難しくなっています。このため以前よりScan手法・ATPG (Automatic Test Pattern Generation) 技術と組み合わせ、高い故障検出率を達成していました。更に近年プロセスの微細化によりSoCの高速化が進み、縮退故障に加え、遅延故障などへの対応が求められるようになっていくと思われます。遅延故障とは何らかの原因により、回路の遅延が仕様内に収まらない故障です。遅延故障も縮退故障と同様、従来のファンクションテストのみで高い故障検出率を達成することは難しくなり、Scanを使用したトランジッションディレイテストなどの手法を併用し、高い故障検出率を達成する必要があります。図 1にトランジッションテストの概要を示しています。
図 1 トランジッションディレイテストの概要
図 1のように、クロック間を、所望のテスト周期で動作させ、周波数テストを行います。パターンはATPGのアルゴリズムに基づき、自動的に発生させ、SoCに印加され、遅延故障を検出することが出来ます。
ゼロタイム不良低減方法
ゼロタイム不良とは弊社出荷後、お客様の受入れから出荷までの工程で不良となる事を示し、テストカバレッジと歩留から予測しています。一般的にはテストカバレッジと不良混入率との関係式は以下のように示します。
DL = 1 - Y (1 - T)
DL: 不良混入率、Y: 歩留、T: テストパターンの故障検出率
弊社では上記理論式と実際の市場データからゼロタイム不良を以下の式で表せると考え、歩留向上施策やテストパターン不備で発生する不良の低減を行う指針として活用しています。
FDL = α {1 - Y (1 - T)} + β
FDL: ゼロタイム不良率、α, β: 係数、Y: 歩留、T: テストカバレージ
2011年7月1日付で東芝 セミコンダクター社とストレージプロダクツ社は統合し、株式会社東芝 セミコンダクター＆ストレージ社になりました。このページは、半導体製品の信頼性情報について説明しています。
