レイアウト技術
概要
近年、50M(ミリオン)ゲート規模を超える大規模、高性能なSoC (System On Chip)が実現できるようになりました。このシリコン技術を100%活用するために、SoCの設計技術を支えるEDA技術にも常に大きな変革が求められています。ますます大規模、複雑化するSoC設計技術の中で、レイアウト技術は設計期間を短縮するだけでなく、高性能なSoCを実現する上で、最も重要とされる設計工程です。東芝では、最新鋭のレイアウトツール、Synopsys社IC CompilerとMagma社Talus Vortexをベースに、統合型設計環境Orion DKおよびApex DKを開発し、高性能な大規模SoCを短い設計期間で設計できる環境を構築しています。これらのDKは、サインオフ環境、パッケージCAD、テスターと綿密に連携することにより、最適なSoC設計を可能にしています。
レイアウトの特長
- 大規模で高性能なSoCを短い設計期間で可能にします。
- フィジビリティフェーズ、インプリメンテーションフェーズの両方をサポートします。
- 低消費電力設計フローをサポートします。
- 最新CTS(Clock Tree Synthesis)の採用により、低消費電力で高速なSoC設計が可能です。
- 高性能なタイミングクロージャー、シグナルインテグリティにより信頼性の高いSoC設計が可能です。
- MCMM(Multi Corner Multi Mode)をサポートします。
- DFM Prevention, Auto fixingにより信頼の高い設計が可能です。
フィジビリティフェーズ
フィジビリティフェーズは、未完成のネットを使って、チップの実現性を確認する工程です。東芝では、自動フロアプランツールの導入により、従来と比べ1/5の設計期間で、より品質のよいフロアプラン結果を得ることができます。これにより、最終ネットが来る前に、チップサイズの妥当性、SIを考慮したタイミング収束の可能性、電源・パワーの確認を短時間で行い、設計期間全体の短縮と高性能SoCを実現しています。
インプリメンテーションフェーズ
フィジビリティフェーズでの結果を受けて、最終ネットでレイアウトを行う工程がインプリメンテーションフェーズです。大規模なSoCでは、チップを階層に分割し、各階層をレイアウトした後、１つのチップに組み上げる階層レイアウト手法が一般的です。各階層では、最新のP& Rツールによる配置配線を行うと共に、タイミング、消費電力、シグナルインテグリティ、DFM（Design For Manufacture）を考慮した最適化が行われます。レイアウト結果は、東芝のサインオフ環境を使って、SI考慮STA、クロストークノイズ、IR-DROP、Litho Sim、DRC/ERC/LVSが検証されます。
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