設計メソドロジ
設計フロー
- 開発フロー＆EDAツール
- 東芝はサポート体制にも万全を期し、あらゆるお客様のニーズにお応えできるフレキシブルな体制を確立しています。仕様設計、RTL設計/検証、論理設計、レイアウト設計、試作工程のどのレベルからでもASIC開発を一貫して行えます。東芝ではさまざまなEDA(Electronic Design Automation)ツールを用いた設計をサポートしていますので、お客様は使い慣れたツールでASICを開発できます。これにより、開発期間の短縮、コストの低減、設計効率の向上が図れます。
SoC設計技術
- 低消費電力技術
- システムの観点からは、システムが動作している時に消費する電力と、システムが待機状態の時に消費する電力があり、それぞれの消費電力を削減する技術があります。一方、トランジスタの消費電力は、トランジスタがスイッチする時に消費するスイッチングパワーと、電源が入っている限り常に消費するリークパワーに分けることができます。東芝では、この２つの観点から、消費電力を削減する技術を開発し、設計に適用しています。
- DFM(Design For Manufacturing)
- 超微細化テクノロジーの進展にともない、製造性を考慮した設計技術（DFM：Design for Manufacturing）が極めて重要になっています。東芝ではDFMを実施することにより、高歩留り、高品質の設計を実現しています。また、DFMの設計を最適化することにより、短TATで低コストの設計も実現しています。
- 統計的ばらつき考慮技術
- 東芝はプロセスばらつきを統計的に考慮してタイミング解析を行う、SSTA(統計的STA)環境等を準備しました。これにより、従来SPICE のモンテカルロシミュレーション等を使用して行っていた統計的なタイミング解析をSTA 上で行うことができます。40nm以降の世代ではプロセスばらつき、特にチップ内ばらつきが顕著になってきており、これらのばらつきを正確に考慮してタイミング解析を行うことの必要性はますます高まってきています。
- DFT(Design For Test、テスト容易化設計)
- 製品の不良混入率を下げるためには品質の高いテストが必要です。当社ではメモリBIST、圧縮スキャン、OCC(On chip Clock Control)、ローパワーテスト、JTAGバウンダリスキャンなどのテスト容易化設計に対応しており、これらの自動設計環境を用いることで、品質の高いテストパタンを容易に生成することが可能となります。
- レイアウト技術
- 東芝では、最新鋭のレイアウトツールをベースに統合型設計環境を開発し、高性能な大規模SoCを短い設計期間で設計できる環境を構築しています。これらは、サインオフ環境、パッケージCAD、テスターと綿密に連携することにより、最適なSoC設計を可能にしています。
パッケージ・プリント基板設計技術
- 熱特性を考慮したパッケージの選択
- パッケージを選択する際に重要な放熱は、システム全体で解決方法を考える必要があります。パッケージはシステム全体の一部であり、システム上の熱放散の経路を考え、パッケージの構造がその熱の伝導する経路に適した構造であることが重要です。東芝では必要に応じて熱シミュレーションの実施を行い、パッケージの選択のアドバイスをします。
- 電気的特性解析によるパッケージ・実装基板の最適化
- 高速化と低電圧化に伴い、システム全体の特性に対するパッケージ影響が大きくなってきました。また、システム全体の安定動作のために、電源ネットワーク（PDN : Power Delivery Network)の最適設計が必要です。東芝ではASIC開発中にモデルの抽出・提供、シミュレーションを実施し設計へのフィードバックを行っています。
- CPS（Chip Package System）協調設計技術
- 東芝ではChip Package System(CPS)協調設計検証プラットフォームを開発しました。CPS協調設計検証とは、LSI最終仕様に基づくLSIパッケージ基板の設計を開始する前に、高精度な仮想パッケージモデルを提供することで、チップ、パッケージ、システムプリント基板の協調設計を可能とする技術です。この技術により製品企画段階でのコストと性能のバランス適正化、LSI／システム開発期間の短縮、実システム試作前での検証確度向上が可能となります。
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